分类:编程开发
语言:简体中文
大小:未知
发布时间:13-12-06
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第1章 EDA技术概述111.1 EDA技术及其发展111.2 Topdown设计与IP核复用141.2.1 Topdown设计141.2.2 Bottomup设计151.2.3 IP复用技术与SoC151.3 数字设计的流程171.3.1 设计输入181.3.2 综合191.3.3 布局布线191.3.4 仿真201.3.5 编程配置201.4 常用的EDA软件工具201.5 EDA技术的发展趋势24习题125第2章 FPGA/CPLD器件262.1 PLD器件概述262.1.1 PLD器件的发展历程262.1.2 PLD器件的分类272.2 PLD的基本原理与结构292.2.1 PLD器件的基本结构292.2.2 PLD电路的表示方法302.3 低密度PLD的原理与结构312.4 CPLD的原理与结构362.4.1 宏单元结构362.4.2 典型CPLD的结构372.5 FPGA的原理与结构402.5.1 查找表结构402.5.2 典型FPGA的结构422.6 FPGA/CPLD的编程元件472.7 边界扫描测试技术512.8 FPGA/CPLD的编程与配置532.8.1 在系统可编程532.8.2 CPLD器件的编程542.8.3 FPGA器件的配置542.9 FPGA/CPLD器件概述602.10 FPGA/CPLD的发展趋势64习题265第3章 Quartus Ⅱ集成开发工具663.1 Quartus Ⅱ原理图设计663.1.1 半加器原理图设计输入663.1.2 编译与仿真703.1.3 1位全加器编译与仿真743.2 Quartus Ⅱ的优化设置753.2.1 分析与综合设置753.2.2 优化布局布线773.2.3 设计可靠性检查823.3 Quartus Ⅱ的时序分析843.3.1 时序设置与分析843.3.2 时序逼近853.4 基于宏功能模块的设计883.4.1 乘法器模块883.4.2 除法器模块913.4.3 计数器模块933.4.4 常数模块953.4.5 锁相环模块963.4.6 存储器模块1003.4.7 其他模块104习题3107第4章 VHDL设计初步1124.1 VHDL简介1124.2 VHDL组合电路设计1134.2.1 用VHDL设计基本组合电路1134.2.2 用VHDL设计加法器1154.3 VHDL时序电路设计1174.3.1 用VHDL设计D触发器1174.3.2 用VHDL设计计数器1204.4 Synplify Pro综合器1244.5 Synplify综合器129习题4131第5章 VHDL结构与要素1325.1 实体1325.1.1 类属参数说明1325.1.2 端口说明1345.2 结构体1345.3 VHDL库和程序包1355.3.1 库1355.3.2 程序包1385.4 配置1395.5 子程序1435.5.1 过程(PROCEDURE)1435.5.2 函数(FUNCTION)1455.6 VHDL文字规则1475.6.1 标识符1475.6.2 数字1485.6.3 字符串1495.7 数据对象1495.7.1 常量1505.7.2 变量1505.7.3 信号1515.7.4 文件1515.8 VHDL数据类型1525.8.1 预定义数据类型1535.8.2 用户自定义数据类型1565.8.3 数据类型的转换1595.9 VHDL运算符1615.9.1 逻辑运算符1615.9.2 关系运算符1625.9.3 算术运算符1625.9.4 并置运算符1635.9.5 运算符重载164习题5165第6章 VHDL基本语句1666.1 顺序语句1666.1.1 赋值语句1666.1.2 IF语句1666.1.3 CASE语句1736.1.4 LOOP语句1756.1.5 NEXT与EXIT语句1786.1.6 WAIT语句1796.1.7 子程序调用语句1806.1.8 断言语句1806.1.9 REPORT语句1816.1.10 NULL语句1826.2 并行语句1836.2.1 并行信号赋值语句1836.2.2 进程语句1886.2.3 块语句1916.2.4 元件例化语句1926.2.5 生成语句1946.2.6 并行过程调用语句1976.3 属性说明与定义语句1986.3.1 数据类型属性1986.3.2 数组属性1996.3.3 信号属性200习题6200第7章 VHDL设计进阶2027.1 行为描述2027.2 数据流描述2037.3 结构描述2047.3.1 用结构描述设计1位全加器2057.3.2 用结构描述设计4位加法器2077.3.3 用结构描述设计8位加法器2077.4 三态逻辑设计2097.5 RAM存储器设计2127.6 分频器设计2157.6.1 占空比为50%的奇数分频2157.6.2 半整数分频2177.6.3 数控分频器2197.7 数字跑表2207.8 音乐演奏电路2267.8.1 音乐演奏实现的方法2267.8.2 实现与下载227习题7231第8章 有限状态机设计2328.1 有限状态机2328.1.1 有限状态机的描述2328.1.2 枚举数据类型2358.2 有限状态机的描述方式2368.2.1 三进程表述方式2378.2.2 双进程表述方式2388.2.3 单进程表述方式2418.3 状态编码2448.3.1 常用的编码方式2448.3.2 用常量进行编码2458.4 有限状态机设计要点2478.4.1 起始状态的选择和复位2478.4.2 多余状态的处理2498.5 用状态机设计流水灯2508.6 状态机A/D采样控制电路252习题8254第9章 VHDL数字设计与优化2569.1 流水线设计技术2569.2 资源共享2599.3 字符液晶显示控制2639.3.1 字符液晶H1602B2649.3.2 用状态机实现字符显示控制2679.4 VGA图像显示控制器设计2729.4.1 DE270平台的VGA显示电路2729.4.2 VGA图像显示原理与时序2739.4.3 VGA图像显示实现2769.5 FIFO缓存器设计2819.5.1 用参数化模块库定制FIFO2829.5.2 用VHDL描述FIFO2839.6 异步串行接口(UART)设计2859.6.1 UART传输协议2869.6.2 UART接口设计287习题9294第10章 VHDL数字电路的仿真29610.1 VHDL仿真概述29610.2 VHDL测试平台29710.2.1 用VHDL描述仿真激励信号29710.2.2 用TEXTIO进行仿真30010.3 ModelSim仿真概述30410.4 ModelSim仿真实例30610.4.1 图形界面仿真方式30710.4.2 命令行仿真方式309习题10310第11章 DSP Builder设计初步31111.1 DSP Builder设计流程31111.2 DSP Builder设计示例31211.2.1 新建一个模型31211.2.2 在Simulink中仿真模型31811.2.3 编译模型32011.2.4 RTL级仿真32111.2.5 将DSP Builder模型加入设计工程32311.3 建立DSP Builder子系统32511.3.1 建立Simulink Subsystem子系统32511.3.2 建立HDL子系统示例32611.4 基于DSP Builder的数字AGC设计33011.4.1 数字AGC的原理与设计思想33011.4.2 数字AGC的DSP Builder设计实现33111.5 硬件在回路(HIL)仿真334习题11336第12章 VHDL通信与接口设计实例33712.1 m序列发生器33712.1.1 m序列的原理与性质33712.1.2 用原理图方式设计m序列33912.1.3 用VHDL设计m序列34012.2 Gold码34212.2.1 Gold码的原理与性质34212.2.2 用原理图方式设计Gold码34312.2.3 用VHDL设计Gold码34412.3 FSK解调34512.3.1 FSK解调的原理34512.3.2 2FSK解调的实现34612.4 数字过零检测法和等精度频率测量34812.4.1 数字过零检测法34912.4.2 等精度频率测量35112.5 I2C总线接口设计35312.5.1 I2C总线原理35312.5.2 I2C总线设计实现355习题12359附录A VHDL关键字360附录B VHDL程序包361附录C DE270系统介绍367附录D DE2系统介绍375附录E 有关术语与缩略语382参考文献387
内容介绍:本书阐述了数字系统开发的相关知识,主要内容包括EDA技术、FPGA/CPLD器件、VHDL硬件描述语言、数字系统的设计优化及应用等。内容截图:
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